c語言狀態機怎麼寫，C語言狀態機程式碼怎麼寫

剛好前段時間寫了一個簡單協議的狀態機，程式碼就不寫了，說一下大概吧

1、確定一共有多少種狀態，這裡的狀態有開和關，細分還有say thankyou 和警告

2、確定狀態之間的遷移條件

如果按照四種狀態：開、關、說謝謝、警告，那麼這四種狀態之前的遷移條件很明顯了

分兩個函式：1、檢查是否需要遷移狀態；2、遷移狀態。

遍歷各種狀態檢查是否有狀態需要發生遷移。一般用一個switch將各種狀態列出，然後在各種狀態裡面用if檢查是否需要遷移狀態，如果需要遷移，做好標記。

再次遍歷各種狀態，檢查哪些狀態做了標記，遷移到新狀態，並做相應的操作，比如進入關的時候，做關門動作

剛才忘記說了，還有一個運轉狀態機函式，main函式在被觸發的情況下呼叫運轉函式，觸發條件有：投幣，人進入。

剛好前段時間寫了一個簡單協議的狀態機，程式碼就不寫了，說一下大概吧1、確定一共有多少種狀態，這裡的狀態有開和關，細分還有say thankyou 和警告2、確定狀態之間的遷移條件如果按照四種狀態：開、關、說謝謝、警告，那麼這四種狀態之前的遷移條件很明顯了分兩個函式：1、檢查是否需要遷移狀態；2、遷移狀態。

遍歷各種狀態檢查是否有狀態需要發生遷移。一般用一個switch將各種狀態列出，然後在各種狀態裡面用if檢查是否需要遷移狀態，如果需要遷移，做好標記。

再次遍歷各種狀態，檢查哪些狀態做了標記，遷移到新狀態，並做相應的操作，比如進入關的時候，做關門動作剛才忘記說了，還有一個運轉狀態機函式，main函式在被觸發的情況下呼叫運轉函式，觸發條件有：投幣，人進入。

狀態機描述主要有以下幾個方面，即如何進行狀態轉移，狀態轉移的條件，每個狀態的輸出是什麼；而最佳的狀態機就是將三者分開，由組合邏輯和非組合邏輯搭配組成，這樣程式易讀，易維護，同時方便新增約束條件。

第一段狀態，時序電路的always模組，用同步電路描述狀態跳轉的過程，這樣可利用觸發器消除不穩定狀態。

第二段狀態，組合邏輯always模組，用以描述狀態轉移的判斷條件，利用組合邏輯實現，達到立即判斷的效果，在下一時鐘邊沿同步變化

第三段狀態，時序電路always模組，用以描述每一段狀態的結果輸出，使用時序電路實現，消除不穩定狀態的變化，達到同步跳轉的效果

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三段式狀態機做到了同步暫存器輸出，消除了組合邏輯輸出的不穩定與毛刺的隱患，而且更利於時序路徑分組，在FPGA的綜合與佈局佈線效果更佳，提高電路執行時鐘，加大布線成功率。

module fsm(clock,reset,A,k);

input clock;

input reset;

input A;

output k;

reg k;

reg[1:0] state;

reg[1:0] nextstate;

parameter

Idle=2'b01,

Start=2'b10,

Stop=2'b11;

always @(posedge clock)

begin

if(reset)

state else

state end

always @(state or A)

case(state)

Idle:

if(A)

nextstate=Start;

else

nextstate=Idle;

Start:

if(A)

nextstate=Stop;

else

nextstate=Idle;

Stop:

nextstate=Idle;

default: nextstate=2'bxx;

endcase

always @(state or reset or A)

if(reset) k=0;

else if((state==Stop)&&A)

k=1;

else

k=0;

endmodule

去年了最後那個always中的大括號，verilog中大括號在位拼接的時候才用到。

請採納！！